기억장치

해당 블로그의 내용은 학교에서 배운 내용을 개인적으로 정리한 내용이므로, 잘못된 부분이 있을 수도 있습니다. 

 

 

기억장치의 분류와 특성

• 기억장치 엑세스(memory access)
  • CPU가 어떤 정보를 기억장치에 쓰거나 읽는 동작
• 엑세스 유형
  • 순차적 엑세스 (Sequential)
    • 저장된 정보를 순서대로 접근
    • ex. 자기 테이프
  • 직접 엑세스 (Direct)
    • 접근할 위치 근처로 직접 접근
    • ex. CD-ROM
  • 임의 엑세스 (Random)
    • 주소에 의해 직접 기억 장소를 찾아 접근
    • 어떤 기억 장소든 접근하는 시간이 동일
    • ex. 반도체 기억장치
  • 연관 엑세스 (Associative)
    • 저장된 내용의 특정 비트들을 비교하여 일치하는 내용에 접근
    • ex. 연관 기억장치

기억장치의 설계

• 설계 고려 사항
  • 용량(Capacity)
  • 엑세스 속도 (Speed)
• 전송 단위(units of transfer)
  • CPU가 한 번의 기억장치 접근에 의해 읽거나 쓸 수 있는 비트 수
  • 주기억장치: word 단위
  • 보조기억장치: 블록(512byte or 1K byte) 단위 
• 주소지정 단위 (Addressable unit) 
  • 주소가 지정된 각 기억 장소 당 저장되는 데이터 길이
  • 바이트(byte) 단위 또는 word 단위
  • $2^{A} = N $
    • A : 주소 비트의 수
    • N: 주소지정 단위의 수

 

엑세스 속도와 관련된 파라미터들

• 엑세스 시간
  • 주소와 읽기/쓰기 신호가 도착한 시점부터 접근이 완료되는 순간까지의 시간
• 기억장치 사이클 시간
  • 엑세스 시간부터 다음 엑세스를 시작하기 위해 필요한 동작에 걸리는 시간을 더한 시간 
    • (파괴적 기억장치) 사이클시간 = 엑세스시간 + 복원시간
    • (반도체 기억장치) 사이클시간 >= 엑세스 시간 
• 데이터 전송률
  • 기억장치로부터 초당 접근되는 비트 수
    • (1 / 엑세스 시간) x (한번에 읽혀지는 데이터 비트 수)
    • 데이터 버스의 폭이 크면 전송률 높아짐

 

기억장치의 유형

 

제조 재료에 따른 유형

• 반도체 기억장치 (Semiconductor memory)
  • 실리콘(Si) 칩을 이용
  • ex. RAM, ROM, Flash memory
• 자가 표면 기억장치(magnetic surface memory)
  • 자화 물질로 코팅된 표면에 정보를 저장
  • ex. DISK

데이터를 저장하는 성질에 따른 유형

• 휘발성 기억장치(Volatile memory)
  • 전원 공급 중단 시 내용 지워짐
  • ex. RAM
• 비휘발성 기억장치(Nonvolatile memory)
  • 영구 저장장치
  • ex. ROM, DISK, CD-ROM

삭제불가능 기억장치 : 내용 변경이 불가능한 기억장치

• 내용 변경 불가능
• ex. ROM

 

 

계층적 기억장치 시스템(Hierarchical memory system)

• 필요성
  • 기억장치들은 많은 측면에서 매우 다양
  • 적절한 성능,용량,가격의 기억장치 구성 필요
• 효과
  • 기억장치시스템의 성능 대 가격비 향상
• 기억장치 특성들간의 관계
  • 엑세스 속도 (↑)   비트 당 가격 (↑)
  • 용량 (↑)  비트 당 가격 (↓)
  • 용량 (↑)  엑세스 시간 (↑) 
• 기본 구성 방법
  • 첫 번째 계층 기억장치
    • 속도 빠르지만 가격 높음
  • 두 번째 계층 기억장치
    • 속도 느리지만 가격 낮음
• 레지스터
• 캐시
  • SRAM으로 구성
  • CPU 내부에 있으면 L1 캐시, 외부에 있으면 L2 캐시

2-단계 계층적 기억장치

• 동작원리
  • 원하는 데이터가 첫 번째 계층 기억장치에 있다면, 즉시 엑세스(access)
    
    • 없다면, 두 번째 계층 기억장치로부터 데이터를 읽어서 첫 번째 계층에 적재 후 사용 

지역성의 원리

• 기억장치 접근이 특정 영역에 집중되는 현상
  • 이 경우 평균 기억장치 엑세스 시간 단축 

기억장치 계층

• 내부 기억장치(Internal memory)
  • CPU가 직접 엑세스할 수 있는 기억장치들
  • 고속동작
  • CPU보드상 위치
  • ex. CPU 레지스터, 캐시, 주기억장치, 디스크 캐시
• 외부 기억장치(External memory)
  • CPU가 직접 엑세스할 수 없고, 장치 제어기(Device controller)통해서만 엑세스 가능
  • 대용량 데이터 영구 저장
  • ex. DISK, CD-ROM

캐시 기억장치 / 디스크 캐시

• 캐시 메모리
  • 주기억장치와 CPU 병복현상 해결
• 디크스 캐시
  • 디크스와 주기억장치의 병목현상 해결
  • swap-out 정보들 일시 저장 

제조 기술에 따른 분류

• DRAM (Dynamic RAM)
  • 집적 밀도 높음
  • 데이터 저장 상태 유지 위해 주기적 재충전 필요
  • 가격 저렴
• SRAM (Static RAM)
  • 집적 밀도 낮음
  • 재충전 X
  • DRAM보다 조금 더 빠름
  • 캐시로 사용

 

반도체 기억장치

 

RAM (Random Access Memory)

• 임의 접근 방식 반도체 집적회로 기억장치
• 읽기/쓰기 가능
• 휘발성
• 메모리 읽기 동작
  
  • 접근 메모리 주소 MAR로 전송
  • CS 신호와 RD 신호 활성화 >> MBR 읽기
• 메모리 쓰기 동작
  • 지정 메모리 주소 MAR로 전송 + 저장하려는 데이터의 word를 MBR에 전송
  • CS와 WR 신호 활성화

64 bit RAM의 내부 조직 예 : 

• 8 x 8 조직
  • 8비트로 이루어진 8개의 메모리로 구성
  • 주소 비트 수 = 3
  • 데이터 입출력 선의 수 = 8
• 16 x 4 조직
• 64 x 1 조직
• 16M x 4 조직

ROM (Read Only Memory)

• 영구 저장 가능
• 읽기만 가능
• 아래 내용들은 저장에 사용 
  • 시스템 초기화 및 진단 프로그램
  • 빈도 높은 함수 위한 서브루틴들
  • 제어 유닛의 마이크로 프로그램 

• PROM (Programmable ROM)
  • 사용자가 쓰기 한 번 가능
• EPROM (Erasable Programmable ROM)
  • 자외선을 이용하여 지우기 가능한 PROM
  • 여러 번 쓰기 가능
• EEPROM (Electrically Erasable PROM)
  • 전기적으로 지울 수 있는 EPROM
  • 데이터 갱신 횟수 제한(수만 번 정도)
• 플래시 메모리(Flash memory)
  • NAND형
  • NOR형
  • EEPROM에 비하여 삭제 시간 빠름
  • 삭제 횟수 제한
  • 하드 디스크를 대체하는 SSD의 구성요소

기억장치 모듈의 설계

 

병렬 접속

• 기억장치 칩의 데이터 입출력 비트 수가 word 길이보다 적은 경우
  
  • 여러 칩 병렬 접속하여 모듈 구성 
  • 단어 길이 = N비트, 기억장치 칩의 데이터 입출력 비트 수 = B
    • N/B 개의 칩들을 병렬접속

16x4 비트 RAM 칩들을 이용한 16x8 비트 기억장치 모듈 

• 2개의 RAM 칩들을 병렬 접속
  • 모듈 용량 = (16x4) x 2개 = 16 word
  • 두 칩 공통 접속
    • 주소 비트 = 4개
    • 칩 선택 신호(CS) 

1Kx8 비트 RAM 칩들을 이용한 1Kx32 비트 기억장치 모듈

• 4개의 RAM 칩들을 병렬 접속
  • 모듈 용량 = (1K x 8) x 4개 = 1K word
  • 주소 비트 = 10개
    • 모든 칩 공통 접속
  • 데이터 저장 
    • 동일한 기억장치 주소에 대해 칩 당 8비트씩 분산 저장 

직렬 접속

• 필요한 기억장소의 수가 각 기억장치 칩의 기억장소 수보다 많은 경우
  • 여러 칩 직렬 접속하여 모듈 구성 

16x4 비트 RAM 칩들을 이용한 32x4 비트 기억장치 모듈

• 2개의 RAM 칩들을 직렬 접속
  • 모듈 용량  = 2개 x (16 x 4) = 32 x 4 비트
  • 주소 비트 수 = 5
    • A4 : CS
    • A3~A0 : 두 칩 공통 접속 

8-비트 마이크로 컴퓨터를 위한 기억장치 설계의 예

• 데이터 버스는 8 비트 고정
• Address만 메모리에 따라 다르게 설계

 

 

캐시 기억장치 (Cache memory)

• CPU와 주기억장치 병목현상 해결 목적
• 용량 작음
• 캐시 적중(Cache hit)
• 캐시 미스(Cache miss)
• 적중률(Hit ratio) : 캐시에 적중되는 정도(H)
  • H = 캐시에 적중되는 횟수 / 전체 기억장치 엑세스 횟수
• 캐시 미스율(miss ratio) = (1 - H)
• 평균 기억장치 엑세스 시간(Ta)
  • $ TA = H  \times Tc + (1 - H) \times Tm $
• 캐시 적중률 (↑) 
  • 평균 기억장치 엑세스 시간은 캐시 엑세스 시간으로 수렴 
• 캐시 적중률 은 지역성에 따라 달라짐

지역성

• 공간적 지역성
• 시간적 지역성
• 순차적 지역성

캐시 설계 목표

• 캐시 적중률의 극대화
• 캐시 엑세스 시간의 최소화
• 캐시 미스에 따른 지연 시간의 최소화
• 주기억장치와 캐시 간의 데이터 일관성 유지 및 그에 따른 오버헤드(Overhead)의 최소화
• 캐시 설계의 요소들
  • 캐시 용량, 사상 방식, 교체 알고리즘, 쓰기 정책, 라인 크기, 캐시 수

캐시의 크기 / 인출 방식

• 캐시 크기(용량)
• 용량 커질수록 적중률 높아짐
  
  • 비용 증가
  • 엑세스 시간 길어짐
• 인출 방식
  • 요구 인출(Demand fetch) 방식
    • 필요한 정보만 인출
  • 선인출(prefetch) 방식
    • 인출 지역성에 따라 예측하여 인출 

주기억장치와 캐시의 조직

• 블록(Block)
  • 주기억장치로부터 동시에 인출되는 정보들의 집합
  • 주기억장치 용량 = 2^n word 
  • 블록 = k word
  • 블록의 수 = $ 2^n $ / $k$
• 라인(Line)
  • 캐시에서 각 블록이 저장되는 장소
  • 라인 수 = m
  • 각 라인 당 k word
• 태그(Tag)
  • 라인에 적재된 블록 구분 
  • 캐시 히트와 캐시 미스를 결정
• 캐시 용량에 따라 라인번호가 결정됨 

사상 방식

• 주기억장치의 블록들이 어느 캐시 라인에 들어갈 것인지
• 직접 사상
• 완전 연관 사상
• 세트 연관 사상 

직접 사상 (Direct mapping)

• 블록들이 지정된 하나의 캐시 라인으로만 적재
• 주기억장치 주소 형식 (3개 필드)
  • 태그 필드 (t 비트)
  • 라인 필드 (l 비트)
  • 단어 필드 (w 비트)
• 주기억장치의 블록 A가 적재될 수 있는 캐시 라인의 번호
  • i = A mod m (m: 캐시 라인의 전체 수)
• 각 캐시 라인은 $2^t$ 개의 블록들에 의하여 공유
• 같은 라인은 공유하는 블록들은 서로 다른 태그를 가짐
• 태그 비트가 일치하지 않으면 주소 전체가 주기억장치로 보내짐
  • 해당 블록을 인출하고 지정 캐시 라인에 저장, 그 자리에 이미 있다면 기존 블록 삭제 후 저장
• 장점
  • 하드웨어 간단
  • 구현 비용 적음
• 단점
  • 캐시 라인 1개
  • 그 라인을 공유하는 다른 블록이 적재되는 경우 swap-out 됨
  • 캐시 적중률 떨어짐

완전 연관 사상 (Complete associated mapping)

• 블록이 캐시의 어떤 라인으로든 적재 가능
• 태그 필드 = 주기억장치 블록 번호 
• 기억장치 주소 형식
  • 태그 필드(t 비트)
  • 단어 필드(w 비트)
• 장점
  • 새로운 블록이 캐시로 적재될 때 라인 선택 자유로움
  • 지역성 (↑) 적중률 (↑)
• 단점
  • 캐시 라인 태그 병렬 검사를 위해서 비싼 연관 기억장치 및 복잡한 주변 회로가 필요

세트 연관 사상

• 직접 사상과 연관 사상의 조합
• 주기억장치 블록 그룹이 하나의 캐시 세트를 공유
  • 그 세트에는 두 개 이상의 라인들이 적재될 수 있음
• 주기억장치 블록이 적재될 수 있는 캐시 세트의 번호 i
  • $ i = j mod v $
    • i : 캐시 세트의 번호
    • j : 블록 번호
    • v : 캐시 세트들의 수 
• 주소 형식
  • 태그 필드(t 비트)
  • 세트 필드(s 비트)
  • 단어 필드(w 비트)
• 세트 수 = 캐시 라인 수 (v=m) & 세트 내 라인의 수 k = 1
  • 직접 사상
• 세트 수 = 1 & 세트 내 라인의 수 = 캐시의 전체 라인 수 (k=m)
  • 연관 사상 
• 2-way 세트 연관 사상 캐시 

교체 알고리즘

• 세트-연관 사상에서 새로운 블록이 캐시로 적재될 때,
  세트 내 모든 라인들이 다른 블록들로 채워져 있다면, 그 중 하나를 선택하여 새 블럭으로 교체
• 최소 최근 사용 (LRU, Least Recently Used)
• FIFO, First in FIrst Out)
• 최소 사용 빈도 (LFU, Least Frequently Used)

쓰기 정책 (Write policy)

• 캐시의 블록이 변경되었을 때 그 내용을 주기억장치에 갱신하는 시기와 방법의 결정

Write-through

• 모든 쓰기 동작들이 캐시+주기억장치 모두 동시에 수행
• 장점
  • 캐시와 주기억장치 내용 항상 같음
• 단점
  • 쓰기 시간 길어짐

Write-back

• 캐시에 데이터 변경되도, 주기억장치엔 갱신 X
• 장점
  • 기억장치 대한 쓰기 동작 횟수 최소화
  • 쓰기 시간 짧아짐
• 단점
  • 캐시와 주기억장치 내용 다름
  • 블록 교체할 때는 캐시 상태 확인하여 주기억장치에 갱신하는 동작이 선행되어야 함
    • 각 캐시 라인이 상태 비트(Status bit)를 가지고 있어야 함 

다중 캐시 (Multiple cache) 

• 온-칩-캐시 (on-chip cache)
  • 캐시 엑세스 시간 단축하기 위해 CPU 칩 내에 포함시킨 캐시 

계층적 캐시(Hierarchical cache)

• 온-힙-캐시를 1차(L1) 캐시로 사용
  • 칩 외부에 더 큰 용량의 2차(L2) 캐시 설치하는 방식 
• L2는 L1의 슈퍼 세트(super-set)
  • L2가 L1의 상위 집합
• 먼저 L1 검사 후 L2 검사
  • L2에도 없다면 주기억장치 엑세스
• 2-단계 캐시 시스템의 평균 기억장치 엑세스 시간
  • $ Ta = H1\times T_{L1} + (H2 - H1) \times T_{L2} + (1 - H2) \times Tm $
• 만약 H2가 L1에서 미스된 엑세스들에 대한 L2의 적중률이라면  
  • $ Ta = H1\times T_{L1} + (1 - H1) \times T_{L2} + (1 - H1 - (1 - H1) H2) \times Tm $

 

분리 캐시(Split cache)

• 캐시를 명령어 캐시와 데이터 캐시로 분리 
• 명령어 인출 유닛과 실행 유닛 간의 캐시 엑세스 충돌 제거
• 고속 프로세서들에서 사용 

다중 프로세서 시스템에서의 데이터 불일치 문제

• 주기억장치에 있는 블록의 내용과 캐시 라인에 있는 블록의 내용이  서로 달라지는 문제
• 캐시 일관성 프로토콜(Cache coherence protocol) 필요
  
  • MESI 프로토콜

 

최신 기억장치 기술

• 기억장치의 엑세스 속도는 CPU에 비하면 현저히 낮음
• 동영상, 음성, 등 대규모 데이터 처리 응용 증가
  • 주기억장치 병목 현상 심화
  • 새로운 기억장치 개발 >> 고속화 필요
    • SDRAM
    • DDR SDRAM
    • PRAM
    • FRAM
    • MRAM

SDRAM (Synchronous DRAM)

• 엑세스 동작들이 시스템 클록에 맞추어 수행되는 DRAM
• 읽기 동작
  • SDRAM은 주소와 읽기 신호를 받은 즉시 읽기 동작 수행
  • 읽기 완료하였으면, 시스템 버스 사용권 획득
  • 다음 클록 주기 동안 버스를 통하여 CPU로 데이터 전송
• 내부 조직
  • 다수의 뱅크(bank)들로 구성
    • 뱅크별로 엑세스 가능

512Mbit SDRAM

• 4개의 16M x 8bit 뱅크들로 구성 = 64M byte
• 주소 비트 수 = 26
  • 최상위 2비트: 뱅크 선택(bank select)에 사용 
• 행(row): 8K 개의 기억소자 배열 
• 각 배열에는 16Kbit (2K Bytes)씩 저장
• 칩의 입출력(데이터)선 의 수 = 8
• 버스트 모드(burst mode)
  • 여러 바이트들을 연속적으로 전송하는 동작
• 버스트 길이(burst length)
  • 각 버스트 동작 동안에 전송되는 데이터 바이트들의 수 
• CAS 지연(latency)
  • CAS 신호와 열 주소가 들어온 순간부터 데이터가 인출되어 버스에 실릴 때까지의 시간
  • 버스트 모드 효과 
    • 버스 사용권을 한 번 획득한 후, 여러 클록 동안 연속 전송 가능 

기억장치 모듈 구성의 필요성

• SDRAM의 데이터 입출력 폭 = 8비트
• word 단위의 데이터 엑세스를 위하여 여러 개의 SDRAM 칩들을 
  병렬로 접속하여 기억장치 모듈로 구성
• ex. 64비트 컴퓨터시스템을 위한 기억장치 모듈
  • 8개의 64M x 8bit 칩 병렬접속
•    기억장치 모듈 당 SDRAM 칩 한 개를 추가 
  • 8비트 길이의 ECC(Error-Correction Code)를 같이 저장 

DDR SDRAM

• 기억장치 모듈의 대역폭(bandwidth)을 향상시키기 위한 기술
  • 대역폭
    • 버스 폭(bus width) x 클록 주파수
• DDR(Double Data Rate) SDRAM
  • 버스 클록 당 두 번의 데이터 전송 
  • 클록 펄스의 상승-에지 및 하강-에지에서 각각 전송
• DDR2 SDRAM
  • DDR SDRAM과 같음
  • 버스 클록 주파수를 두 배로 높여 대역폭 향상

 

기억장치 랭크

• 데이터 입출력 폭이 64비트가 되도록 구성한 기억장치 모듈
• 기억장치 산업표준그룹(memory industry standard group)인 JEDEC에 의해 정의
• x4 또는 x8 조직의 칩들을 여러 개 사용하여 데이터 입출력 폭이 64비트가 되도록 함
  • x4 조직의 SDRAM 사용 >> 16개를 병렬접속
  • x8 조직의 SDRAM 사용 >> 8개를 병렬접속
• 기억장치 모듈은 메인보드의 기억장치 슬롯에 장착
  • 단면 모듈(Single-side module)
    • 보드의 한 면에만 칩 장착
    • 접속 핀(connection pin)들도 한 면에만 설치하거나 양면에 중복적으로 설치
      • SIMM이라고도 부름
  • 양면 모듈(Double-side module)
    • 기판의 양 면에 칩들을 장착
    • 접속 핀들도 양면에 설치
    • 많은 신호 입출력 가능
      • DIMM이라고도 부름  
  • 단일 랭크 모듈(Single-rank module)
    • x8 조직의 SDRAM 8개를 병렬접속하여 하나의 랭크 구성
    • 64비트 데이터가 한 번에 버스를 통하여 전송되도록 구성한 기억장치 모듈
  • 2중 랭크 모듈(Dual-rank module)
    • x8 조직의 SDRAM들을 각 면에 8개씩 병렬접속하여 두 개의 랭크로 구성
  • 4중 랭크 모듈(Quad-rank module)
    • x16 조직의 SDRAM 칩들을 사용
    • 면당 두 랭크씩 구성
    • 용량은 앞의 조직들과 동일 
  • 높은 신뢰도가 요구되는 서버 및 슈퍼컴퓨터의 경우
    • 데이터 8비트당 한 비트씩의 오류검출코드(ECC) 추가
    • 면 당 9개의 칩 장착
• x4 조직의 SDRAM들을 사용하는 경우
  • 16개를 병렬접속하여 양면 모듈에 하나의 랭크를 구성  

 

차세대 비휘발성 기억장치

• PRAM, FRAM, MPAM
  • 비휘발성(Nonvolatile)
  • 플래시 메모리에 비해 엑세스 속도가 1000배 가량 높음
  • DRAM보다 느리지만, 집적도 비슷, 전력 소모 더 낮음

PRAM (Phase-change RAM)

• 상태(phase)가 변하는 특수 물질을 이용하여 제조한 RAM
• 물질: 게르마늄 안티몬 텔룰라이드(GST)
• 인가되는 전압의 높이에 따라 내부 구조 변함
  • 저항이 낮은 고체 또는 저항이 높은 액체 상태가 됨
  • 고체 상태: 결정 상태 (높은 전압 인가)
  • 액체 상태: 비결정 상태 (낮은 전압 인가)
• 기억 셀(Memory cell)
  • 두 개의 전극 사이에 특수 물질(GST)을 삽입 
• 데이터 저장
  • GST 결정 상태(낮은 저항) = 1
  • GST 비결정 상태(높은 저항) = 0
• 데이터 읽기
  • 상태 변화를 야기하지 않을 정도의 낮은 전압 인가
  • 저항의 차이에 따른 두 전극 간에 흐르는 전류 양의 차이에 따라 데이터 값을 구분
  • 전류 양이 많음 = 1
  • 전류 양이 적음 = 0
• 장점
  • 낮은 전압 범위에서 모든 전기적 동작이 수행된다
  • 회로 간단
  • 전력 소모 적음
  • 베리굳

FRAM (Ferroelectric RAM)

• 강유전체의 특성을 이용하는 반도체 기억장치
  • 강유전체
    • 전기를 인가하지 않은 자연 상태에서도 전기적 극성을 띄고 있는 물질
    • 물질: 플럼범 지르코늄 티타늄 산화물 (PZT)
    • (+), (-) 전극에 전력 인가 >> 전극의 위치가 바뀜
      • 전기 공급 중단되도 유지
• 데이터 저장
  • 전기를 인가하지 않음 >> 원래의 전극 유지 = 0 저장
  • 전기 인가 >> 전극 위치 변경 = 1 저장 
• 데이터 읽기
  • 기억 셀에 전기장(electric field)을 인가
  • 감지되는 전하(electric charge)의 양에 따라 0과 1을 구분
  • 읽기 동작 후에 셀의 내용이 지워짐 >> 데이터 복구 필요 

MRAM (Magnetic RAM)

• 자기장(Magnetic field)을 이용하여 정보를 저장
  • 강자성체에 가해지는 자기장의 방향으로 자화
  • 자기장 제거되도 자성 유지
• 기본 구조
  • 상부와 하부에 설치되는 두 개의 강자성체들 사이에 절연체를 삽입
  • 하부 강자성체: 고정층 , 자화 방향 고정
  • 절연체: 터널링 자기저항 현상이 일어나도록 얇게 제조
  • 상부 강자성체: 기록층, 전류 인가 방향에 따라 자화되는 방향이 결정 
• 데이터 저장
  • (페러데이의 오른손 법칙) 기준으로
    • 입력되는 전류의 방향에 따라 자기장의 방향이 바뀜 
    • 상부 하부 방향 일치 = 0
    • 상부 하부 방향 반대 = 1
• 데이터 읽기
  • 두 강자성체들 간에 전류 인가
  • 강자성체들 간의 자화 방향이 동일
    • 절연층 저항이 적어져 터널링 전류가 흐름
    • 상하부 층 간의 전위차가 낮아짐 = 0 
  • 강자성체들 간의 자화 방향이 반대
    • 절연층 저항이 높아져 터널링 전류가 흐르지 않음
    • 상하부 층 간의 전위차가 높아짐 = 1